IBM攜手東京電子開發出3D芯片堆疊新技術

根據外媒報導，IBM與日本半導體設備大廠東京電子于近日宣布，在3D芯片堆疊方面獲得了新得技術突破，成功運用了一種新技術將3D芯片堆疊技術用于的12 吋晶圓上。由于芯片堆疊目前僅用于高階半導體產品，例如高帶寬內存(HBM) 的生產。不過，在IBM 與東京電子提出新的技術之后，有機會擴大3D芯片堆疊技術的應用。

據報導稱，3D芯片堆疊技術在當前被視為延續摩爾定律(Moore\'s Law) 的利器之一，這使得不少頭部的半導體企業都在進行努力，期望將評價芯片制造技術的指標由“每單位面積下的晶體管數量”，轉變為“每單位體積下的晶體管數量”。而與一般平面結構的芯片相較，3D芯片堆疊允許多層堆疊，而硅通孔封裝(TSV) 就是3D芯片堆疊技術當中的關鍵。

IBM 與東京電子新開發的技術，本質上是一種將硅芯片連接在一起的新方法。傳統的芯片堆疊需要通過硅通孔技術來實現，這可以使得電力向上流入堆疊層，并使兩層串聯執行工作。但是，這需要削減堆疊層的背面，以露出TSV 空間以提供另一層堆疊層透過TSV 來連結。只是，堆疊層中的厚度非常薄，通常僅小于100 微米。這就意味著它們非常的脆弱，所以他們當中需要一個載體來支撐。

通常這些載體芯片由玻璃制成。所以，借助載體與晶圓鍵合，以確保它可以在生產過程中不受損壞。完成生產后，使用紫外鐳射去除載體。在某些情況下，也可以繼續使用載體，但將其進行層與層分離需要物理的機械力來幫助，這對于晶圓的完整性可能會造成風險。

而IBM 與東京電子新開發的技術，將使用紅外線鐳射來進行層與層分離，進一步剝離兩個對硅通孔的芯片，將能有效的降低破壞晶片完整性的風險。

另外，新技術也將允許在不使用玻璃載體的情況下堆疊兩個硅芯片。相反，制造商可以跳過這一步，直接進入硅晶圓跟晶圓連接堆疊的步驟。IBM 表示，該技術除了不再需要這個額外步驟來簡化流程之外，還有其他優勢。例如，它將有助于消除工具兼容性的問題，及降低缺陷的風險之外，還允許對薄晶圓進行線上測試。IBM 指出，這些優勢將使先進的小晶片結構生產變為簡易，也使得其技術可以廣泛的被應用。

報導強調、自2018 年以來，IBM 和東京電子在該項技術的研究已經有一段時間了。有鑒于晶圓制造的發展方向，這可能會是該產業的一個關鍵發展。因為，隨著節點尺寸的微縮到2納米以下，封裝和堆疊技術將成為將繼續提升芯片性能的一項技術。比如，處理器大廠英特爾已經在發展使用其Foveros 3D技術為其Meteor Lake 系列處理器進行3D 芯片堆疊設計。不過，相較于英特爾，競爭對手AMD 在這方面更是早已運用。然而，到目前為止，AMD 的Zen 3 架構的處理器僅在其處理器上堆疊L3 緩存。有傳言表示，AMD 將會在Zen 4 架構的處理器上，以及所謂的Raphael-X 的系列產品中，采用3D 芯片堆疊技術。有消息顯示，AMD即將推出的RDNA3 GPU 也可能會采用。

IBM 表示，它已在美國紐約州建立了一個新的研發與測試據點，用以研究該項新新技術，而且未來它將擴大其規模。IBM 的目標就是使用該技術創建一個完整的3D 晶片堆疊。如此，這將有助于解決供應鏈問題，同時也可以提高績效。IBM 預計新技術將能幫助半導體供應鏈降低所需生產與使用的產品數量，同時也有助于未來幾年運算處理能力的提升。