從設計到封裝，Chiplet產業鏈已經成形，更是“拿下”AI芯片

2023 年，生成式AI如同當紅炸子雞，吸引著全球的目光。

當前，圍繞這一領域的競爭愈發白熱化，全球陷入百模大戰，并朝著千模大戰奮進。

大模型應用需要處理大規模的數據，以OpenAI的ChatGPT從第一代大約50億個參數，發展到GPT4.0大約將超過 1T 的參數，對算力的高需求不必多說。

在這場潮流中，AI芯片成為支撐引擎，為大模型應用提供強有力的支持。

在人工智能領域，大模型應用的興起，讓芯片的發展來到了一個新高度。蓬勃發展的大模型應用所帶來的特殊性需求，正推動芯片設計行業邁向新紀元。眾多頂級的半導體廠商紛紛為大模型應用而專門構建AI芯片，其高算力、高帶寬、動輒千億的晶體管數量成為大芯片的標配。

逐漸的，先進封裝技術如 CoWoS 成為 GPU 的主流選擇，先進封裝技術與 HBM（HBM 作為一種高性能內存解決方案被各大芯片廠商廣泛的應用）是一對無法忽視的組合，通過多芯片堆疊提高了芯片之間的通信速度和能效，為大模型應用提供強有力的支持。


芯片設計的要求越來越高

當然，芯片設計行業的挑戰并不僅限于大模型應用的迅速發展：

智能手機、物聯網設備、自動駕駛汽車等應用市場的發展，各個領域對芯片的要求越來越高，因此，半導體設計和制造商必須利用更精密和復雜的設計方法來滿足這些新的需求。

正如在消費電子領域，許多移動和手持設備對低功耗的要求十分迫切。為了實現低功耗設計目標，芯片設計商不得不采用先進的低功耗技術，包括電源關斷技術（PSO）、多供電電壓（MSV）以及動態電壓頻率縮放（DVFS）等技術。

隨著晶體管數量的急劇攀升與設計師面臨的驗證場景越加豐富；特別是Chiplet技術的火熱也讓芯片設計復雜度，邁向新高峰。

Chiplet技術被認為是后摩爾時代繼續提高算力密度的重要技術之一，也獲得了大模型AI芯片的青睞。

Chiplet技術將芯片分割成更小的模塊，使得芯片可以采用異構設計，即不同的模塊可以由不同制造商提供，這為芯片設計帶來更大的靈活性和創新空間（更有甚者認為：Chiplet 技術正在改變半導體行業，其應用前景潛力無限）。

根據研究機構 Omdia 報告，2024 年采用Chiplet 的處理器芯片的全球市場規模將達 58 億美元，到 2035 年將達到 570 億美元。

但也由于Chiplet的發展剛起步不久，其還面臨著非常多的挑戰，就以其堆疊的設計問題而言：電路設計和協議標準可謂之相輔相成。

Chiplet之間的通信雖然可以依靠傳統的高速Serdes電路來解決，甚至能完整復用PCIe這類成熟協議；但這些協議主要用于解決芯片間甚至板卡間的通信，在Chiplet之間通信用會造成面積和功耗的浪費。

其次，通信協議是決定Chiplet能否“復用”的前提條件。如：Intel公司推出了AIB協議、TSMC和Arm合作推出LIPINCON協議，但在目前Chiplet仍是頭部半導體公司才會采用的技術，這些廠商缺乏與別的Chiplet互聯互通的動力。（如：UCIe聯盟的誕生，或許可以實現了通信協議的統一，IP公司就有可能實現從“賣IP”到“賣Chiplet”的轉型）。

需要特別注意的是：Chiplet理念下的芯片設計新思路也是設計方法學在芯片設計上體現的一種。

要讓基于Chiplet的設計方法從“可用”變為“好用”，或許仍需一個相對成熟且完整的設計流程，以及研制配套的設計輔助工具。

Chiplet：從制造到封裝

當下Chiplet無論是從設計還是制造，以及標準化上都擁有了較為成熟的生態，從這些生態中我們也可以看出為何越來越多的SoC選擇Chiplet設計。


EDA與IP

要說Chiplet生態除了造福下游一眾初創半導體企業外，也帶動了EDA與IP廠商的創新和發展，甚至說他們是直接受益人也不為過。從IP廠商來說的話，目前被Chiplet生態中利用最多的莫過于接口IP的Chiplet，比如新思等IP廠商的產品。同時，類似以太網等接口IP往往無需用到最先進的工藝，很適合用于節省芯片整體成本。

像Blue Cheetah這樣的IP廠商，也推出了為Chiplet定制的D2D互聯IP方案BlueLynx，支持到5nm、7nm、12nm和16nm的工藝節點，且不少Tier1和初創企業都將該方案用于其數據中心、網絡和AI芯片中。

至于相關通用計算類IP在公開Chiplet化的進度上仍較為落后，畢竟這類IP往往是各大廠商最強競爭力的體現。擁有足夠優秀IP的廠商往往會選擇自研產品，而不是拿出來供市場公開重復利用。但RISC-V架構下的IP廠商倒是對此更加開放，而Arm也有心將其用于特定的應用中去，比如服務器CPU。

而EDA廠商目前對Chiplet生態的參與度也相當高，包括新思、Cadence這些本身就有IP業務的廠商在內，本身就有著全流程的EDA工具，自然也都早早參與到Chiplet生態的建設中來。與此同時，多個Chiplet設計的分層測試、診斷維護以及全面檢測功能也屬于EDA廠商的重心，畢竟這對于制造難易程度和長期系統可靠性來說至關重要。

而國產EDA廠商在Chiplet設計上的進度就有些慢了，目前絕大多數國產EDA廠商并沒有提供Chiplet對應的方案，已知開始Chiplet相關技術研發的公司包括華大九天、合見工軟等廠商，考慮到國內EDA廠商對這類先進封裝方案的研究尚處于開始階段，也需要更多的時間積累才有概率趕上國際大廠。


制造與封裝

同樣在半導體制造端，絕大多數廠商都已經開啟了Chiplet的進程，出貨量也在逐漸上升，對于他們來說對Chiplet的支持反而會給他們帶來更多的訂單。以臺積電為例，Chiplet對于他們來說就是一個與3D堆疊技術完美結合的方案。

為此，臺積電于去年在其OIP合作伙伴生態下，成立了新的3DFabric聯盟，拉攏EDA/IP、DCA/VCA、內存、OAST、基板與測試廠商，一同推進Chiplet生態的發展。像AMD這樣的廠商，早就和臺積電合作打造了基于3D Chiplet技術的CPU和APU產品。

除了3DFabric的3D堆疊和先進封裝技術外，臺積電還和EDA廠商合作打造了3Dblox這一標準，用于統一設計工具的工作流，讓客戶在臺積電的平臺上進行3D Chiplet IC設計時，擁有更高的靈活度和易用性。

與此同時，Chiplet為封裝廠商創造了更多的機會，即便是初創企業也都有機會參與到最先進的半導體制造流程中來。今年年初，長電科技宣布其XDFOI Chiplet高密度多維異構集成系列工藝已經進入穩定量產階段，且同步實現國際客戶4nm節點的多芯片系統集成封裝產品出貨，最大可實現1500mm2的系統級封裝面積。


聯盟與規范

當然了，作為力求席卷行業的一個技術，即便是不開源，也需要有一定的標準規范，比如上文中臺積電聯合EDA廠商推出的3Dblox。同時也需要行業個體和組織共同推動，比如UCIe聯盟。UCIe聯盟作為成立尚不足兩年的Chiplet標準聯盟，已經吸引了一大批巨頭和初創企業的加入。

在第一版UCIe 1.0規范中，聯盟定義了die-to-die I/O的物理層和協議，同時還有利用另外兩大行業標準PCIe和CXL的軟件棧模型。不過第一版僅僅只針對的是2D和2.5D的芯片封裝，并沒有對一些3D die-to-die 技術提供定義，畢竟這類3D封裝技術還是僅限于部分先進制造廠商，且技術路線各有不同，但UCIe聯盟仍在進行相關的努力。

不過即便是只有2D和2.5D封裝，UCIe也展現出了可觀的帶寬性能，根據今年ISC2023上公布的數據，2D封裝下的Chiplet可以實現4通道73GB/s的帶寬，而2.5D封裝下的Chiplet可以實現32通道630GB/s的帶寬。這樣的密度意味著其能效要遠遠大于標準的PCIe 5.0板載連接。

近日，UCIe聯盟也終于發布了1.1版本的新規范，為Chiplet生態系統又帶來了一些改進，尤其是針對汽車行業。比如預測性失效分析和健康度檢測等，都是汽車這類高可靠性應用中的關鍵特性。同時，1.1版本還引入了新的凸點圖降低了封裝成本。相信隨著UCIe規范的發展，以及越來越多的公司加入這一聯盟，過去的共享IP池也能逐漸變為未來的共享Chiplet池。

國內企業的機遇

Chiplet發展的過程中，產業里面會有不同的公司從芯粒設計、標準開發、封裝技術等角度參與進來，最終需要真正解決下游商業痛點問題，又能兼顧性能、成本等各方面因素，自然就成為了行業標準。

而在這個過程中，也給國內企業帶來了新的發展機遇，近年來也有廠商在此展開動作。

比如：芯動科技推出了國產自主標準的INNOLINK Chiplet IP和HBM2E等高性能計算平臺技術，支持高性能CPU/GPUINPU芯片和服務器；為了讓IP更具象、更靈活的被應用在Chiplet里面，芯原提出了IP as a Chip (laaC) 的理念，旨在以Chiplet實現特殊功能IP從軟到硬的"即插即用”，降低較大規模芯片的設計時間和風險。

此外，早在2020年北極雄芯即與國內上下游共同發起了“中國Chiplet產業聯盟”，聯盟在2023年初推出了基于國產封裝供應鏈優化的《芯粒互聯接口標準》，旨在為GPU、AI、大型SoC等高性能異構集成芯片提供高性能、低成本的互聯方案，目前首個接口已經回片測試成功。

對于國內企業應該如何更好地參與Chiplet產業生態，北極雄芯認為，國內企業應基于國內較大的市場需求，立足于“自主可控”供應鏈的Chiplet商業落地模式更加符合現實客觀環境。在產業上下游共同推動國內Chiplet產業生態的建立，而在這個鏈條中Chiplet芯片設計公司的作用至關重要。設計公司最貼近下游客戶的需求，能夠綜合考慮下游場景的性能、功耗、成本敏感度等因素，準確的定義各類“芯粒”產品，從而反過來與上游IP廠商、晶圓廠商、封裝廠商、基板廠商共同推動供應鏈迭代升級，實現“自主可控”的國內Chiplet產業生態，更具有現實意義。

據Gartner數據統計，基于Chiplet的半導體器件銷售收入在2020年僅為33億美元， 2022年已超過100億美元，預計2023年將超過250億美元，2024年將達到505億美元，復合年增長率高達98%，市場空間巨大。

基于Chiplet的異構集成芯片技術代表了“后摩爾時代”復雜芯片設計的研制方向。Chiplet這種將芯片性能與工藝制程相對解耦的技術為集成電路技術的發展開辟了一個新的發展路徑。