臺積電大方展示1nm封裝工藝，多芯片集成乃大成之關鍵

在近日舉辦的IEEE國際電子元件會議（IEDM）上，臺積電分享了一個包含1萬億晶體管的芯片封裝路線。據悉，這或成為行業2030年以后發展的一個主流趨勢。

按照上圖所示，臺積電2023年正在推進3nm級別的N3系列工藝，下一步就是在2025-2027年間鋪開2nm級別的N2系列工藝N2、N2P等，將在單顆芯片內集成超過1000億個晶體管，單個封裝內則能做到超過5000億個。后續便是2027年的1.4nm級A14以及2030年完成的1nm級A10制造工藝。

據悉1nm A10工藝節點將在單顆芯片內集成超過2000億個晶體管，單個封裝內則超過1萬億個，相比N2工藝翻一倍。值得注意的是，Intel此前也表示，2030年要做到單個封裝1萬億個晶體管。

業界情況看，目前最復雜的單芯片是NVIDIA GH100，晶體管達800億個。多芯片封裝方面處于領先地位的是各種GPU計算芯片，Intel Ponte Vecchio GPU Max超過1000億個晶體管，AMD Instinct MI300A、MI300X分別有1460億個、1530億個晶體管。

一直以來，摩爾定律的進步始終驅動著半導體行業的發展，但近年來，受限于材料本身的物理特性，制造設備和工藝、架構的瓶頸，摩爾定律的適用性不斷受到質疑。當代在人工智能、大數據、新能源汽車等需求推動下，市場對于高性能芯片需求更為迫切。臺積電表示，將能夠在未來五到六年內在性能、功耗和晶體管密度方面提升其生產節點，會陸續推出2nm、1.4nm和1nm節點。

據臺積電稱，這種趨勢將持續下去，幾年后，我們將看到由超過1萬億個晶體管組成的多芯片解決方案。但與此同時，單片芯片將繼續變得復雜，根據臺積電在IEDM上的演講，我們將看到擁有多達2000億個晶體管的單片處理器。臺積電及其客戶必須同步開發邏輯技術和封裝技術，前者為后者提供密度改進，這就是臺積電將生產節點的演變和封裝技術都包含在同一張幻燈片上的原因。


行業巨頭布局多芯片集成

目前最大規模的單體芯片是蘋果的M3 Max，這顆芯片中的晶體管數量達到920億個，采用最先進的臺積電3nm工藝制造。而在上一個工藝節點上（臺積電4nm），最大的單體芯片是NVIDIA的H100 GPU，其核心集成有800億個晶體管，芯片面積為814平方毫米。

至于多芯片集成方案，多見于AMD和英特爾的數據中心加速卡上，比如AMD今年推出的Instinct MI300X AI加速卡，借助臺積電SoIC 3D片間堆疊和CoWoS先進封裝技術，其內部集成了12個5/6nm工藝的小芯片（HMB和I/O為6nm），晶體管數量達到驚人的1530億個。而英特爾的Ponte Vecchio集成了47個FPGA和HPC加速器芯片，整套芯片包含了驚人的 1000 億個晶體管。

在面向普通用戶的產品中，AMD比Intel更早采用了多芯片封裝技術。早在2017年發布的EPYC服務器處理器中，AMD就使用了多芯片模組(MCM)方案，在同一個處理器封裝內集成了多個芯片級別的組件。在2019年，該技術應用于Ryzen系列消費級處理器中，采用Zen2架構的AMD Ryzen 3000系列，首次使用晶片分離設計，其核心部分使用成本較高的臺積電7nm，IO部分使用12nm，最后將核心和IO兩個部分集成在同一塊基板上。

隨后，AMD持續優化了Chiplet架構，使AMD在性能和性價比上都占據明顯優勢，獲得了巨大商業成功。

相比之下，Intel直到2024年底發布的酷睿Ultra處理器中，才在消費級產品上使用了多芯片集成封裝技術，雖然比AMD的Ryzen系列稍晚，但這標志著x86芯片制造商全面進入多芯片時代。

酷睿Ultra具有Compute Tile、Graphics Tile、SoC Tile和I/O Tile四個小芯片，通過英特爾Foveros 3D封裝技術連接到一起，在核心架構上實現了異構整合。

據Intel介紹，Foveros 3D封裝技術的核心是通過微觸點（Microbump）在邏輯芯片基板上垂直堆疊多個裸露芯片，并用TSV（通孔）實現芯片間的信號垂直互聯。這種垂直3D封裝方式可以實現異構芯片的混合封裝和匹配，其空間效率和性能密度都很高，大大提升了芯片設計的靈活性。

毫無疑問，多芯片集成封裝技術已經成為現在乃至未來五年芯片發展的重要技術，同時也讓我們對過去封裝技術的演進產生了興趣。


ASML稱能保障1nm工藝實現

大家都知道，高端芯片的生產離不開先進的光刻機。而1nm芯片要實現真正量產不僅還需要很長時間，而且還將依賴關鍵設備，即下一代EUV光刻機。

據悉，下一代EUV光刻機必須要升級下一代的高NA(數值孔徑)標準，從現在的0.33 NA提升到0.55 NA，更高的NA意味著更分辨率更高，是3nm之后的工藝必備的條件。

不過，對于下一代EUV光刻機的供應，全球光刻機巨頭ASML持樂觀態度。按照ASML的計劃，下一代EUV光刻機的試驗型號最快2023年就開始出貨，2025年后達到正式量產能力，不過價格也不菲，售價將達到4億美元以上。

今年5月，ASML也曾發表文章稱，現有技術可以實現 1nm 工藝，摩爾定律可繼續生效十年甚至更長時間。

根據摩爾定律，每隔 18-24個月，封裝在微芯片上的晶體管數量便會增加一倍，芯片的性能也會隨之翻一番。不過，增加芯片面積、縮小元件尺寸以及優化器件電路設計是實現晶體管數量翻倍的三個重要因素。

對此，ASML表示，在過去的15年里，很多創新方法使摩爾定律依然生效且狀況良好。從整個行業的發展路線來看，它們將在未來十年甚至更長時間內讓摩爾定律繼續保持這種勢頭。

同時，ASML也指出，在元件方面，目前的技術創新足夠將芯片的制程推進至至少1納米節點，其中包括gate-all-around FETs，nanosheet FETs，forksheet FETs，以及 complementary FETs等諸多前瞻技術。此外，光刻系統分辨率的改進(預計每 6 年左右縮小 2 倍)和邊緣放置誤差(EPE)對精度的衡量也將進一步推動芯片尺寸縮小的實現。

ASML還表示，其EPE路線圖是全方位光刻技術的關鍵，將通過不斷改建光刻系統和發展應用產品(包括量測和檢測系統)來實現。

從ASML的表態來看，芯片縮微化仍然有技術發展空間，至少在光刻機設備上將有很好保障，加上通過不斷挖掘新工藝、新技術，探索新方向，1納米芯片工藝未必不可能。