3D NAND卷向1000層，低溫蝕刻技術或成重要推手

據日本媒體報道，存儲器大廠鎧俠近日宣布，將從其第10代NAND產品開始，在制程中引入低溫蝕刻這一前沿技術，以進一步提升生產效率，并追趕全球領先的競爭對手。

報道稱，鎧俠計劃于2026年量產第10代NAND，并決定采用低溫蝕刻技術。該技術允許在更低溫的環境下進行蝕刻，從而使存儲器的存儲單元間的存儲通孔（memory hole）以更快的速度形成。

而這種效率的提升不僅可以減少生產時間，還能大幅提高單位時間的生產量。相比傳統的電漿蝕刻法，低溫蝕刻的加工速度提升了約4倍，標志著存儲技術的一次重要革新。

2023年6月，Tokyo Electron成功開發出一種用于存儲芯片的通孔蝕刻技術。該設備可用于制造400層以上堆疊的3D NAND閃存芯片。TEL當時表示，該技術首次將電蝕刻應用帶入到低溫范圍中，產生了具有極高蝕刻速率的系統。這項創新技術可在短短33分鐘內實現10μm深的高縱橫比(晶圓上形成的圖案的深度與寬度之比)蝕刻。


低溫蝕刻技術

40多年來，CF基氣體一直用于絕緣膜蝕刻。在這種情況下，TEL發現了一種新的氣體系統，稱為HF+ PF3。通過將該氣體系統與極低溫度（公告中為-60°C）相結合，實現了3D NAND內存孔的高速蝕刻。

在CF基等離子體中，CF基聚合物厚厚地沉積在孔的側壁上。雖然這種聚合物可以防止橫向蝕刻（稱為彎曲），但孔越深，到達孔底部的CF自由基就越少，孔的蝕刻速率就會急劇降低。

作為針對這些問題的對策，提高芯片溫度等使CF基聚合物難以沉積在孔的側壁上的條件將導致孔的橫向蝕刻，從而導致彎曲。簡而言之，CF自由基向孔底的運輸和防止彎曲之間存在權衡，這使得優化變得困難。

然而，在HF/PF3 +Cryo的情況下，孔的側壁上幾乎沒有沉積。也就是說，反應物質HF被供應到孔的底部而不被側壁“吃掉”。即使孔側壁上的沉積物很小，也可以防止彎曲。因此，可以實現高速 HAR 蝕刻而無需彎曲。

SiN的蝕刻速率隨溫度變化不大，并且無論添加或不添加PF3 ，其蝕刻速率都沒有太大變化。另一方面，對于SiO2，溫度越低，蝕刻速率越高。此外，添加 PF3可以加快蝕刻速度。在本次演示中，實驗是在-60攝氏度下進行的，但如果溫度能夠進一步降低到-80到100攝氏度，或許可以蝕刻得更快。

TEL此次宣布的成果是，通過結合新型氣體系統（HF/PF3）和低溫（-60℃），實現了可用于3D NAND存儲孔的HAR蝕刻。到目前為止，HAR刻蝕領域一直被美國Lam Research壟斷，但TEL未來可能會大幅增長。

SK海力士正評估低溫蝕刻設備

伴隨著3D NAND的堆疊層數越來越多，設備廠商以及存儲廠商正在想方設法的研究新的生產技術從而改進生產效率。根據最新的消息表明SK海力士和三星目前都正在對東京電子最新的低溫蝕刻設備進行測試，這一設備對于提升3D NAND的堆疊層數有著更加重大的意義。

據韓媒thelec的消息，SK海力士就在評估東京電子最新的低溫蝕刻設備，該設備可以在-70℃的低溫下運行，用來生成400層以上堆疊的新型3D NAND。低溫蝕刻設備的鉆孔速度是傳統工具的三倍，對多層數的3D NAND非常有用。SK海力士正在把測試晶圓發送到東京電子的實驗室，從而評估新設備的能力。當前的蝕刻工藝是在0℃到30℃的溫度范圍內工作的，而東京電子的蝕刻設備在-70℃低溫下運行，這形成了鮮明的對比，根據他們的論文數據，新的蝕刻機可以在33分鐘內進行10微米深的高深度比蝕刻，比現有工具快三倍以上，這一成果是一項重大的技術進步，而且大大提升了3D NAND的生產效率。

SK海力士現在的321層3D NAND據說采用了三重堆棧結構，采用東京電子的新設備后可能以單堆棧或雙堆棧的方式構建400層的3D NAND，生產效率明顯提高，當然這能否成功還得看設備的可靠性以及性能一致性。此外SK海力士考慮應用低溫蝕刻設備的另一個原因是減少碳排放，現有的蝕刻工藝中，使用的是具有較高全球變暖潛能值(GWP)的碳氟化合氣體，如四氟化碳和八氟丙烷，其GWP分別為6030和9540，但東京電子新一代蝕刻設備使用的是GWP小于1的氟化氫氣體，這將大幅減少溫室氣體的排放。

同時三星也在驗證這一新技術，與SK海力士不同的是，三星是直接引進東京電子的新設備進行測試。


3D-NAND 的層數有限制嗎？

回顧 2D NAND，它采用平面架構，浮動柵極 (FG) 和外圍電路彼此相鄰。2007年，隨著2D NAND的尺寸達到極限，東芝提出了3D NAND結構。

三星于 2013 年率先向市場推出了所謂的“V-NAND”。

3D 設計引入了多晶硅和二氧化硅的交替層，并將浮動柵極替換為電荷陷阱閃存 (CTF)。這些區別既有技術上的，也有經濟上的。FG 將存儲器存儲在導電層中，而 CTF 將電荷“捕獲”在介電層內。由于制造成本降低，CTF 設計很快成為首選，但當然不是唯一的。

IBM 研究員 Roman Pletka 指出：“盡管所有制造商都轉向電荷陷阱單元架構，但我預計傳統浮柵單元在未來仍將發揮不可忽視的作用，特別是對于容量或保留敏感的用例。”

然而，Hynix 表示，盡管采用了摩天大樓式堆疊的創新，但第一代 3D NAND 設計仍將外圍電路保留在一側。

最終，3D NAND 供應商將外圍電路移至 CTF 下。用 SK Hynix 的術語來說，它現在是 Periphery Under Cell (PUC) 層。一方面，“4D NAND”比 CTF/PUC NAND 更短、更酷。另一方面，這最終是 3D NAND 的另一種變體，單位單元面積更小。針對較小占地面積的類似設計有不同的商標名稱，例如 Micron 的 CMOS under Array (CuA)。

美光科技在 2022 年 7 月下旬宣布推出 232 層 NAND，并已投入生產，因此獲得了吹噓的資本。根據該公司的新聞稿，美光表示，其 232 層 NAND 是存儲創新的分水嶺，也是將 3D NAND 生產擴展到 200 層以上的能力的第一個證明。

美光還聲稱 業界最快的 NAND I/O 速度為 2.4 Gbps，與上一代產品相比，每個芯片的寫入帶寬提高了 100%，讀取帶寬提高了 75% 以上。此外，232層NAND包含六平面TLC生產NAND，美光表示這是所有TLC閃存中每個芯片最多的平面，并且每個平面都具有獨立的讀取能力。

業內分析人士認為，這可能是此次公告中最令人印象深刻的部分。由于有六個平面，該芯片的表現就像是六個不同的芯片一樣。

在早幾年的 IEEE IEDM 論壇上，三星的 Kinam Kim 發表了主題演講，他預測到 2030 年將出現 1,000 層閃存。這可能聽起來令人頭暈，但這并不完全是科幻小說。Imec 存儲內存項目總監 Maarten Rosmeulen 表示：“相對 NAND 閃存的歷史趨勢線而言，這一速度已經放緩。” “如果你看看其他公司，比如美光或西部數據，他們在公開聲明中提出的內容，你會發現他們的速度甚至比這還要慢。不同制造商之間也存在一些差異——看起來他們正在延長路線圖，讓它放慢速度。我們相信這是因為維持這個空間的運轉需要非常高的投資。”

盡管如此，競爭風險仍然足夠高，這些投資是不可避免的。“前進的主要方式，主要的乘數，是在堆棧中添加更多層，”Rosmeulen 說。“幾乎沒有空間進行 XY 收縮并縮小內存空洞。這很難做到。也許他們會在這里或那里擠壓百分之幾，將孔放得更近，孔之間的縫隙更少等等。但這并不是最大的收益所在。如果你能繼續堆疊更多的層，密度只能以目前的速度顯著提高。”


存儲廠商已經做好1000層規劃

整體來看，3D NAND未來的發展主要聚焦在兩個方向：一是增加層數，二是提升密度。這兩者并非分頭行動，而是在增加NAND層數的同時，也需要提升密度。半導體界著名的“摩爾定律”同樣適用于NAND層數的增加，尤其身處于生成式AI大爆發的時代，對于儲存的需求仍為迫切。

而對于存儲廠來說，努力提升NAND層數一方面可以降低生產成本，另一方面則可以憑借先進技術將競爭對手遠遠甩在腦后。于是從3D NAND技術出現開始，生產NAND的廠商就沒停止過卷層數，從最開始的幾十層到現在的二百多層，甚至最近已有廠商早早開始卷起了1000層！

近日，鎧俠CTO宮島英史在近日舉辦的第71屆日本應用物理學會春季學術演講會上表示該企業目標2030~2031年推出1000層的3D NAND閃存。而目前鎧俠與合作伙伴西部數據開發的最先進產品是218層堆疊的BICS8 3D NAND。

無獨有偶，早在去（2023）年，三星存儲業務高管于夏季會議上透露，預計到2030年，V-NAND技術可以實現超過1000層堆疊。今年，三星計劃推出有望達280層堆疊的第九代3D NAND，2025-2026年推出430層堆疊第十代3D NAND。

其它存儲廠商也沒有閑著，如SK海力士在ISSCC 2023會議上公布了一款堆疊層數超過300層的第8代3D NAND原型。

不過，1000層3D NAND的口號雖響，要面對的挑戰也更多，NAND層數的增加無疑將對制造工藝和投資帶來更大的風險。三星高管就表示，要實現1000層3D NAND技術，就像建設摩天大樓一樣，需要考慮坍塌、彎曲、斷裂等諸多穩定性問題，此外還需要克服連接孔加工工藝、最小化電池干擾等、縮短層高以及擴大每層存儲容量等挑戰。

當然，對于普通消費者來說，這樣的“卷”是讓人喜聞樂見的，畢竟隨著3D NAND層數堆疊的增加，意味著以后能買到更大更便宜的固態硬盤。