半導(dǎo)體大廠競逐3D IC

半導(dǎo)體行業(yè)幾十年來一直依靠平面縮放來提高性能，但這種方法已經(jīng)面臨物理極限。隨著人工智能應(yīng)用需求不斷增長，英特爾、臺積電和三星等主要晶圓廠正在研發(fā)全面解決方案，為下一代計算設(shè)備提供支持，3D IC成為半導(dǎo)體大廠布局的重點。

AI應(yīng)用加速3D IC開發(fā)進程

3D IC是通過垂直堆疊芯片并利用 TSV（硅通孔）實現(xiàn)更高密度的三維集成技術(shù)。與當(dāng)前主流的先進封裝技術(shù)，如 2.5D 封裝、Chiplet、扇出型封裝等，同屬于后摩爾時代提升芯片性能的關(guān)鍵技術(shù)。3D IC 是先進封裝技術(shù)中垂直集成的極致體現(xiàn)，通常面向更高性能的計算場景。其他技術(shù)相對更注重靈活性與成本平衡。

一直以來，各大半導(dǎo)體廠商都在開發(fā)3D IC相關(guān)技術(shù)。不過近年來掀起熱潮的AI大模型卻是真正意義上的全芯片堆疊技術(shù)蓬勃發(fā)展的最重要契機。臺積電業(yè)務(wù)發(fā)展與全球銷售高級副總裁張曉強表示：“晶體管技術(shù)和先進封裝集成必須齊頭并進，才能為客戶提供完整的產(chǎn)品級解決方案。3D架構(gòu)技術(shù)組合對我們而言已經(jīng)變得至關(guān)重要。”

英特爾代工高級副總裁兼總經(jīng)理Kevin O’Buckley也表示：“每個人都在談?wù)搩?nèi)存墻問題。隨著我們不斷增加內(nèi)核數(shù)量，并將計算性能推向更高水平，首要任務(wù)就是滿足數(shù)據(jù)處理的需求。3D就是一個例子，我們可以利用芯片面積的很大一部分來放置SRAM，而無需犧牲那些仍然需要用于計算的芯片面積。”

解決工藝材料核心問題

3D IC是利用垂直方向的空間來堆疊和互連多層電子元件。這種方法固然顯著縮短了元件之間的物理距離，從而提高了芯片性能，降低了功耗，并縮小了尺寸。但是子系統(tǒng)的需求也更加復(fù)雜，在制造工藝、材料科學(xué)和設(shè)計方法都面臨新的挑戰(zhàn)。

TSV是3D堆疊的重要技術(shù)方向之一，其工藝直接影響互連密度與良率，需要突破更高的深寬比極限。在刻蝕工藝上，更先進的等離子刻蝕技術(shù)不斷涌現(xiàn)，能夠?qū)崿F(xiàn)更高的深寬比和更精確的孔形狀控制，滿足日益小型化芯片的需求。在填充材料方面，除了傳統(tǒng)的銅，新的低電阻、高可靠性導(dǎo)電材料正在研發(fā)與應(yīng)用，如一些合金材料和碳納米管復(fù)合材料等，有望進一步降低信號傳輸損耗。

芯片對芯片鍵合技術(shù)對于實現(xiàn) 3D 集成中芯片間的可靠性連接也至關(guān)重要。當(dāng)下，芯片對芯片鍵合技術(shù)的研究重點集中在提高鍵合精度、速度與可靠性上。鍵合技術(shù)實現(xiàn)芯片間物理與電氣連接，向無凸點、高密度演進。

臺積電：基于 SoIC 的系統(tǒng)級整合

臺積電一直在積極開發(fā)3D-IC的各種集成策略，近年來逐漸形成以SoIC（System-on-Integrated-Chip）為核心、結(jié)合CoWoS（Chip-on-Wafer-on-Substrate）和硅光子技術(shù)的完整技術(shù)體系，覆蓋從邏輯堆疊到異構(gòu)集成的全鏈條。

作為 SoIC 首發(fā)客戶，AMD 將 MI300 的 CPU、GPU 和 HBM 通過 SoIC 與 CoWoS 結(jié)合，實現(xiàn)帶寬超 5TB/s 的 AI 芯片。臺積電業(yè)務(wù)發(fā)展和全球銷售高級副總裁Kevin Zhang強調(diào)：“晶體管技術(shù)和先進封裝集成必須齊頭并進，才能為客戶提供完整的產(chǎn)品級解決方案。3D fabric技術(shù)組合對我們變得非常重要。”

臺積電正開發(fā)SoIC 2.0，目標(biāo)將互連節(jié)距從當(dāng)前的9μm 進一步縮小至5μm，并引入背面供電（BSPDN）技術(shù)，提升電源效率和散熱能力。

臺積電還在研發(fā)將硅基光電子集成到3D-IC設(shè)計中，以提高信號效率。臺積電的COUPE（緊湊型通用光子引擎）平臺可將電子芯片與光子芯片垂直堆疊，通過硅光子技術(shù)實現(xiàn)光信號直接輸入芯片，功耗較傳統(tǒng)電互連降低10 倍以上。

英特爾：Foveros 3D 封裝的量產(chǎn)與升級

英特爾在 3D IC 領(lǐng)域的開發(fā)進展已形成以Foveros為核心、結(jié)合EMIB和PowerVia技術(shù)的完整技術(shù)體系，覆蓋從邏輯堆疊到異構(gòu)集成的全鏈條。Foveros 通過混合鍵合（Hybrid Bonding）和TSV（硅通孔）實現(xiàn)芯片垂直堆疊，支持邏輯芯片、存儲芯片及光子芯片的高密度集成。

2024 年，F(xiàn)overos 產(chǎn)能從 2023 年的2000片/月提升至4000-5000片/月，并計劃 2025 年達(dá)到8000片/月。蘋果已進入 Foveros 試產(chǎn)階段，計劃 2025-2026 年在Mac和iPad中量產(chǎn)，利用 3D 堆疊降低功耗和成本。

英特爾正開發(fā)Foveros 2.0，目標(biāo)將互連節(jié)距從當(dāng)前的 9μm 進一步縮小至5μm，并引入背面供電技術(shù)，提升電源效率和散熱能力。英特爾也在積極開發(fā)光連接技術(shù)，以增強3D IC產(chǎn)品的性能。

三星：X-Cube架構(gòu)持續(xù)推進

三星在 3D IC 領(lǐng)域的開發(fā)以X-Cube為核心，覆蓋從邏輯堆疊到異構(gòu)集成。X-Cube 通過硅通孔和混合鍵合實現(xiàn)芯片垂直堆疊，支持邏輯芯片、存儲芯片及光子芯片的高密度集成。TCB（熱壓鍵合）方面，25μm 微凸塊間距已實現(xiàn)量產(chǎn)，I/O 密度較傳統(tǒng)方法提升 2 倍，熱阻降低 5%。HCB（混合銅鍵合）的4μm 微凸塊間距已完成驗證，I/O 密度提升 70 倍，功率降低 33%，計劃用于未來的SF4/5節(jié)點的HPC芯片。

三星正在開發(fā)光學(xué) I/O 技術(shù)，通過硅光子技術(shù)實現(xiàn)光信號直接輸入芯片。其光子介質(zhì)層集成，即在封裝中介層嵌入光子鏈路，連接邏輯芯片與 HBM，已完成樣品驗證。

在熱管理技術(shù)方面，三星正在開發(fā)微流體冷卻技術(shù)，在芯片內(nèi)部嵌入微米級冷卻通道，散熱效率較傳統(tǒng)風(fēng)冷提升3倍。

三星計劃將 3D IC 與下一代制程（如 SF4X、SF2P）結(jié)合，以實現(xiàn)更好的協(xié)同效果。